トランジスタの微細化

半導体プロセスの入門書『図解入門 よくわかる半導体プロセスの基本と仕組み[第3版]』の第二章についてまとめた際のメモの一部。


微細化とスケーリング則

チップサイズの縮小は、1枚のウェーハからとれるチップ数の増大を意味し、1枚のウェーハからとれるチップ数が増大するということは、それだけコストダウンにつながる。

1970年代~1990年代の集積回路産業においては、クラシカルなスケーリング則(デナード・スケーリング則ともいう。経験則的な面からは”ムーアの法則”と呼ぶ)が成立し、約3年ごとに約0.7倍の微細化(シュリンク)が進んだ。

Q:微細化をしてもトランジスタの性能は変わらないのか?

A:変わらない。逆に、ある一定の規格のもとに微細化をすすめると、トランジスタの性能は上がる(スケーリング則)。

2019/8/1追記:絶縁膜の形成方法から”ムーアの法則”の限界を論じることもできる

デナード・スケーリング則(スケーリング則)

デナード・スケーリング則とは?

(参考:福田昭のデバイス通信(97) )

スケーリング係数(k)を基準として、MOSFETのゲート寸法(ゲート長とゲート幅)を1/kにすると、遅延時間が1/kになり、消費電力が1/k^2になる。つまり、MOSFETは小さくするだけで高速かつ低消費になる。

過去には、1/kとなるように、MOSFETの微細化が進んできた。すると、シリコンダイ単位面積あたりのトランジスタ数は2倍になり、トランジスタの速度は1.4倍(kそのもの)になる。これだけだと、シリコンダイの消費電力が2.8倍に増えてしまうが、ゲートの静電容量が0.7倍に下がり、電界電圧を0.7倍に下げることで、消費電力はほぼ変わらない。

デナード・スケーリング則まとめ(電界一定の条件)

ゲート長1/kーー>電流1/k
ゲート幅1/kーー>容量1/k
ゲート酸化膜厚1/kーー>遅延時間1/k
接合深さ1/kーー>消費電力1/k^2
不純物濃度kーー>面積1/k^2
電源電圧1/kーー>電界1
参考:『図解入門よくわかる最新半導体プロセス』

デナード・スケーリング則の破綻

もともと、消費電力はデナード・スケーリング通りとはいかず、動作時の消費電力は微細化の世代ごとに増え続けていた。ただし、CMOSデバイスでは、待機時の消費電力は無視できるほどに小さかった。しかし、1990年代後半から、微細化とともにMOSFETのリーク電流が急激に増加し始める。その結果、電圧入力と電流出力の比率(トランスコンダクタンス)が確保できなくなり、ドレイン電流が低下してしまうようになった。

福田昭のデバイス通信に書いてあることを圧縮して書いてみたものの、何を言っているのかよく分からない。->来週までの宿題ー>解答編

用語の復習

出典:日本電気技術者協会のウェブサイト

ゲート

MOSFETにおいて、入力電圧を印加するための金属電極。ゲートに加わった電圧は、半導体中のキャリヤを絶縁体ー半導体接合面から追い出し、少数のキャリヤの自由電子をゲート直下の絶縁体ー半導体接合面に引き寄せようとする。

ゲート長

MOSFETのドレインーソース間の距離