MOSFETの微細化を勉強するための基礎知識

3ヶ月ほど(実質は1ヶ月くらい)かけて進めてきた半導体プロセスの基礎勉強が、やっと今週で終わりそうだ。来週から福田昭のストレージ通信に戻ろうかと思う。

今回の記事の元ネタは、ゲートスタック技術, 『表面科学』vol33 No.11 pp.600-609がほとんどである。

トランジスタの再復習

基本構成

トランジスタは基本的には三つの端子からなる電流変調デバイスであり,具体的には、第 1・第 2 端子間を流れる電流を第 3 端子に印加する電圧(バイアス)によって制御するものである。その第3端子として MOS キャパシタを用いるのがMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化物半導体電界効果トランジスタ)であり,第3端子に印加する電圧(バイアス)によって制御する。その第3端子が直流的に第 1・第 2 端子間を流れる電流から分離されていることが、MOSFET の特徴である。

トランジスタの基本構造(参考:『表面科学』vol33 No.11 pp.600-609)

ゲート材料の種類

  • Alゲート:
    ・ Alの耐熱性の問題からゲートをソース・ドレインより後付けで作製する方法
    ・「合わせ」の余裕を考慮する必要があり、微細化に不利
  •  ポリシリコンゲート:
    ・ゲートをソース・ドレインよりも先付けで作製し、自己整合的(セルフアライ ン)に拡散層を形成する方法。
    ・ポリシリコンの耐熱性が、ソース・ドレイン形成後の熱処理に耐えられることを利用している。
  • ポリサイドゲート
    ・シリサイド(シリコンと金属の化合物)とポリシリコンの積層構造でゲートを形成する方式(HfSiO(N)/SiO2やHfAlO(N)/SiO2)
    ・high-k膜ゲートスタックもこの方式

ゲートスタックとは?

説明1 (ゲートスタック技術, 『表面科学』vol33 No.11 pp.600-609 より)

MOS キャパシタ電極のことであり、ゲート電極とゲート絶縁膜の積層構造(スタック)で形成される。

〇機能
トランジスタのドレイン電流を制御する

〇特徴
ゲート絶縁膜が存在することにより,第 3 の端子であるゲート電極がソース・ドレイン間を流れるドレイン電流の経路と直流的に絶縁されている
ーー>ゲート電極からのリーク電流を遮断できる

〇電流の制御方法
ゲート電極の電位(バイアス)を変化させキャパシタ結合を通じてゲートスタック直下のチャネル電位を変化させることによって行う

(デジタル回路の場合)
ゲート電極の電位 = 0 V: ドレイン電流を遮断(スイッチオフ)
ゲート電極の電位 > 0 V: ドレイン電流を導通(スイッチオン)

ドレイン電流がスイッチオンするときのゲート電位をしきい値電圧と呼ぶ

説明2 (一般社団法人 SiCアライアンス

MOSトランジスタの心臓部ともいえるチャネルと、その上層のゲート絶縁膜、ゲート電極までを含めた積層構造を指す。ゲートスタックを構成する材料やゲート絶縁膜/半導体界面の特性が、トランジスタのしきい値電圧やオン電流、そして信頼性(温度及び電気的ストレスに対する耐性)を左右するため、適切な材料の選択はもちろん、その形成方法、界面構造制御など、多くの点に留意した技術開発が求められる。SiC MOSFETで特に問題となっているのが、酸化膜界面(SiO2/SiC界面)に存在する高濃度の欠陥準位によるチャネル移動度の低下と、チャネル領域の転位や表面ラフネスに起因したゲート酸化膜信頼性の低下である。チャネル移動度向上の手段として、酸化膜界面への窒素やリンの導入、異なる面方位を用いることなどが提案される一方、熱酸化膜ではなくCVD法などによる堆積膜をゲート絶縁膜とする試みもなされており、信頼性の問題やトレンチ型デバイスへの適用も含め、より一層のゲートスタック技術の発展が期待される。

ゲートスタックの要求条件

構造

  • スケーリングに十分対応できるようにゲートスタックの平面方向と高さ方向の寸法をその製品世代で要求される最小寸法で実現すること。また、これらの寸法のばらつきを抑制すること。
  • ゲートスタック側壁の膜厚を微細化し、かつ、その寸法制御をすること。
平面方向の寸法:ゲート長、高さ方向の寸法:ゲート絶縁膜厚

電気特性

  • MOSFET のしきい値は基本的にはゲートスタック MOS キャパシタのしきい値そのもので決まるので、その値を決めるゲート電極の仕事関数・ゲート絶縁膜厚・ゲート絶縁膜およびその界面での電荷や電気双極子の分布を所定の値に制御すること。(MOSFETがOFF状態・ON状態の各面から考える。
  • ゲート電極のリーク電流を抑制すること
短チャネル効果
ゲート長が短い MOSFET のしきい値電圧はドレインからの電界の影響で低めの値となることが知られている。抑制するには、ゲート絶縁膜厚を可能な限り薄くしてゲートバイアスによるチャネル電位制御の効果を強めることが重要である。SS値(ゲートバイアスが0VでMOSFETがオフ状態の時に、ドレインリーク電流をどれだけ抑制できるかの指標)が性能の基準の1つになる。

MOSFETの微細化の要素

MOSFETの微細化の限界はオフ状態でのドレインリーク電流の増加で決定される。ゲート長の微細化は数nm程度で頭打ちになると予想されているので、ゲートスタックの微細化が必要となる。そのためには必要な技術の4分類

1)ゲート長微細化のためのリソグラフィ・エッチングなどの「ゲートスタック微細加工技術」ーー>EUV露光技術など。
2)ゲート絶縁薄膜化のための「High-k/metalゲートスタック技術」
3)短チャネル効果抑制のための「Multipleゲートスタック技術」
4)さらなる高性能化・低消費電力化のための「Ⅲ-Ⅴ/Geチャネルゲートスタック技術

 

ノートの全部はとても書ききれないので、とりあえずここまで。